江西数字信号测试眼图测试
我们经常使用到的总线根据数据传输方式的不同，可以分为并行总线和串行总线。
并行总线是数字电路中早也是普遍采用的总线结构。在这种总线上，数据线、地址线、控制线等都是并行传输，比如要传输8位的数据宽度，就需要8根数据信号线同时传输；如果要传输32位的数据宽度，就需要32根数据信号线同时传输。除了数据线以外，如果要寻址比较大的地址空间，还需要很多根地址线的组合来不同的地址空间。图1.7是一个典型的微处理器的并行总线的工作时序，其中包含了1根时钟线、16根数据线、16根地址线以及一些读写控制信号。 数字信号带宽、信道带宽、信息速率、基带、频带的带宽；江西数字信号测试眼图测试
对于典型的3.3V的低电压TTL(LVTTL)信号来说，判决阈值的下限是0.8V,判决阈 值的上限是2.0V。正是由于判决阈值的存在，使得数字信号相对于模拟信号来说有更高的 可靠性和抗噪声的能力。比如对于3.3V的LVTTL信号来说，当信号输出电压为0V时， 只要噪声或者干扰的幅度不超过0.8V,就不会把逻辑状态由0误判为1;同样，当信号输出 电压为3.3V时，只要噪声或者干扰的幅度不会使信号电压低于2.0V,就不会把逻辑状态 由1误判为0。
从上面的例子可以看到，数字信号抗噪声和干扰的能力是比较强的。但也需要注意，这 个“强”是相对的，如果噪声或干扰的影响使得信号的电压超出了其正常逻辑的判决区间，数字信号也仍然有可能产生错误的数据传输。在许多场合，我们对数字信号质量进行分析和 测试的基本目的就是要保证其信号电平在进行采样时满足基本的逻辑判决条件。 江西数字信号测试眼图测试什么是模拟信号？数字信号？
抖动的频率范围。抖动实际上是时间上的噪声，其时间偏差的变化频率可能比较 快也可能比较慢。通常把变化频率超过10Hz以上的抖动成分称为jitter,而变化频率低于 10Hz的抖动成分称为wander(漂移)。wander主要反映的是时钟源随着时间、温度等的缓 慢变化，影响的是时钟或定时信号的***精度。在通信或者信号传输中，由于收发双方都会 采用一定的时钟架构来进行时钟的分配和同步，缓慢的时钟漂移很容易被跟踪上或补偿掉， 因此wander对于数字电路传输的误码率影响不大，高速数字电路测量中关心的主要是高 频的jitter。
数字信号的时钟分配(ClockDistribution)
前面讲过，对于数字电路来说，目前绝大部分的场合都是采用同步逻辑电路，而同步逻辑电路中必不可少的就是时钟。数字信号的可靠传输依赖于准确的时钟采样，一般情况下发送端和接收端都需要使用相同频率的工作时钟才可以保证数据不会丢失(有些特殊的应用中收发端可以采用大致相同频率工作时钟，但需要在数据格式或协议层面做些特殊处理)。为了把发送端的时钟信息传递到接收端以进行正确的信号采样，数字总线采用的时钟分配方式大体上可以分为3类，即并行时钟、嵌入式时钟、前向时钟，各有各的应用领域。 数字信号有哪些出来方式；
数字信号的上升时间(Rising Time)
任何一个真实的数字信号在由一个逻辑电平状态跳转到另一个逻辑电平状态时,其中间的过渡时间都不会是无限短的。信号电平跳变的过渡时间越短，说明信号边沿越陡。我们通常使用上升时间(RisingTime)这个参数来衡量信号边沿的陡缓程度，通常上升时间是指数字信号由幅度的10%增加到幅度的90%所花的时间(也有些场合会使用20%～80%的上升时间或其他标准)。上升时间越短，说明信号越陡峭。大部分数字信号的下降时间(信号从幅度的90%下降到幅度的10%所花的时间)和上升时间差不多(也有例外)。图1.2比较了两种不同上升时间的数字信号。上升时间可以客观反映信号边沿的陡缓程度，而且由于计算和测量简单，所以得到的应用。对有些非常高速的串行数字信号，如PCIe、USB3.0、100G以太网等信号，由于信号速率很高，传输线对信号的损耗很大，信号波形中很难找到稳定的幅度10%和90%的位置，所以有时也会用幅度20%～80%的上升时间来衡量信号的陡缓程度。通常速率越高的信号其上升时间也会更陡一些(但不一定速率低的信号上升时间一定就缓),上升时间是数字信号分析中的一个非常重要的概念，后面我们会反复提及和用到这个概念。 传统的数字信号带宽计算；江西数字信号测试眼图测试
幅度测量是数字信号常用的测量，也是很多其他参数侧鲁昂的基础。江西数字信号测试眼图测试
数字信号的建立/保持时间(Setup/HoldTime)
不论数字信号的上升沿是陡还是缓，在信号跳变时总会有一段过渡时间处于逻辑判决阈值的上限和下限之间，从而造成逻辑的不确定状态。更糟糕的是，通常的数字信号都不只一路，可能是多路信号一起传输来一些逻辑和功能状态。这些多路信号之间由于电气特性的不完全一致以及PCB走线路径长短的不同，在到达其接收端时会存在不同的时延，时延的不同会进一步增加逻辑状态的不确定性。
由于我们感兴趣的逻辑状态通常是信号电平稳定以后的状态而不是跳变时所的状态，所以现在大部分数字电路采用同步电路，即系统中有一个统一的工作时钟对信号进行采样。如图1.5所示，虽然信号在跳变过程中可能会有不确定的逻辑状态，但是若我们只在时钟CLK的上升沿对信号进行判决采样，则得到的就是稳定的逻辑状态。 江西数字信号测试眼图测试
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